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本週早些時候，我們報道了 Marvell 在 AWS 上贏得多年多產品合同的重大勝利。博通也不甘示弱，宣佈其新的 3.5D XDSiP 技術將用於計劃於 2026 年投產的下一代 XPU。有趣的是，博通表示，它是第一個使用 Face-to-Face 3.5D 堆疊的公司。人工智慧正在推動晶片變得更大，因此需要共同封裝更多元件。因此，封裝在未來將是一件大事。
以下是該公告的概述幻燈片。值得大家興奮的是，該公司正在考慮在此設計中整合超過 6000 平方毫米的矽片和 12 個 HBM。
我們知道的是，XPU 變得越來越複雜。
採用聯合封裝的部分原因是邏輯晶片（尤其是 SRAM）的擴充套件速度正在放緩。因此，聯合封裝多個矽片可以讓每個部分使用最佳工藝節點。它還可以製造更大的晶片。
作為 3.5D XDSiP 封裝的一部分，博通設想將計算核心從邏輯塊中移出。相反，這些計算核心可以構建在領先的工藝節點上。其餘邏輯、HBM 鏈路、PCIe 和 100GbE/200GbE 晶片等晶片間互連以及高速 SerDes 可以位於不同的邏輯晶片上，儘管該晶片不在領先的工藝節點上。
這裡的部分想法是，只對影響最大的計算核心使用領先的工藝是一種更具成本效益的晶片設計方法。博通還表示，它可以減少翹曲，這是現代多塊處理器面臨的一大挑戰，因為不同的塊和節點以不同的速率加熱和膨脹。
其中一個重大創新是，博通正在使用 Face-to-Face 3.5D。這使得晶片可以直接擁有 HCB 連線點，而無需穿過矽通孔或 TSV。因此，晶片設計人員可以獲得更高密度的 Tile-to-Tile 連線，從而提高吞吐量和設計靈活性。
博通還表示，它為使用該技術的客戶提供了多種不同的設計。以下是其中的六種，其中四種除了晶片優勢外，還提供了統計資料。
這仍然是一項未來技術，但其生產時間是在 2026 年，距離實現不到 2 年。
封裝更大的晶片是顯著提高系統效率的一種方法。對於 AI 叢集，將晶片/封裝移出另一個晶片有助於擴充套件給定問題的記憶體池，併為作業新增更多計算資源。以這種方式擴充套件的挑戰在於，驅動封裝外訊號需要更多的功率，同時增加光學、DAC 和有時重定時器的成本。製造更大的晶片封裝意味著資源聚合具有更少的封裝外連結來達到給定的效能水平。它是在功率受限的環境中擴充套件大規模 AI 構建的關鍵構建塊。
現在我們只想和 CPO 一起看看這些！
博通推出業界首個用於 AI XPU 的 3.5D F2F 技術
被統統今天宣佈推出其 3.5D eXtreme Dimension 系統級封裝 (XDSiP) 平臺技術，使消費級 AI 客戶能夠開發下一代定製加速器 (XPU)。3.5D XDSiP 在一個封裝裝置中集成了超過 6000 平方毫米的矽片和多達 12 個高頻寬記憶體 (HBM) 堆疊，可實現大規模 AI 的高效、低功耗計算。博通透過開發和推出業界首款 Face-to-Face (F2F) 3.5D XPU 實現了一個重要里程碑。
訓練生成式 AI 模型所需的巨大計算能力依賴於 100,000 個甚至 100 萬個 XPU 的大規模叢集。這些 XPU 需要越來越複雜的計算、記憶體和 I/O 功能整合，以實現必要的效能，同時最大限度地降低功耗和成本。摩爾定律和工藝擴充套件等傳統方法難以滿足這些需求。因此，先進的系統級封裝 (SiP) 整合對於下一代 XPU 至關重要。在過去十年中，2.5D 整合（涉及在中介層上整合多個晶片（面積高達 2500 平方毫米的矽片）和 HBM 模組（高達 8 個 HBM）已被證明對 XPU 開發很有價值。然而，隨著新的和越來越複雜的 LLM 的推出，它們的訓練需要 3D 矽片堆疊，以實現更好的尺寸、功率和成本。因此，將 3D 矽堆疊與 2.5D 封裝相結合的 3.5D 整合有望成為未來十年下一代 XPU 的首選技術。
與正面對背 (F2B) 方法相比，Broadcom 的 3.5D XDSiP 平臺在互連密度和功率效率方面取得了顯著的改進。這種創新的 F2F 堆疊直接連線頂部和底部晶片的頂部金屬層，從而提供密集可靠的連線，同時將電氣干擾降至最低，並具有出色的機械強度。Broadcom 的 3.5D 平臺包括 IP 和專有設計流程，可高效地對電源、時鐘和訊號互連的 3D 晶片堆疊進行正確的構造。
Broadcom 3.5D XDSiP 的主要優勢
增強的互連密度：與 F2B 技術相比，堆疊晶片之間的訊號密度提高了 7 倍。
卓越的功率效率：透過使用 3D HCB 代替平面晶粒到晶粒 PHY，將晶粒到晶粒介面的功耗降低 10 倍。
降低延遲：最大限度地減少 3D 堆疊內計算、記憶體和 I/O 元件之間的延遲。
緊湊的尺寸：可實現更小的中介層和封裝尺寸，從而節省成本並改善封裝翹曲。
Broadcom 領先的 F2F 3.5D XPU 集成了四個計算晶片、一個 I/O 晶片和六個 HBM 模組，充分利用了臺積電的尖端工藝節點和 2.5D CoWoS 封裝技術。Broadcom 專有的設計流程和自動化方法建立在行業標準工具之上，儘管晶片極其複雜，但仍能確保一次成功。3.5D XDSiP 已在關鍵 IP 模組中展示了完整的功能和出色的效能，包括高速 SerDes、HBM 記憶體介面和晶片間互連。這一成就凸顯了 Broadcom 在設計和測試複雜 3.5D 積體電路方面的專業知識。
“隨著我們達到摩爾定律的極限，先進封裝對於下一代 XPU 叢集至關重要。透過與客戶密切合作，我們基於臺積電和 EDA 合作伙伴的技術和工具建立了一個 3.5D XDSiP 平臺，”弗蘭克·奧斯托伊奇博通 ASIC 產品部高階副總裁兼總經理。“透過垂直堆疊晶片元件，博通的 3.5D 平臺使晶片設計人員能夠為每個元件搭配合適的製造工藝，同時縮小中介層和封裝尺寸，從而顯著提高效能、效率和成本。”
臺積電和博通在過去幾年中密切合作，將臺積電最先進的邏輯工藝和 3D 晶片堆疊技術與博通的設計專業知識結合在一起。張凱文，高階副總裁業務發展和全球銷售臺灣半導體制造公司副聯席營運長。“我們期待將該平臺產品化，以釋放 AI 創新並實現未來增長。”
富士通和博通已合作十餘年，已成功將多代高效能計算 ASIC 推向市場。新城直樹，高階副總裁兼主管先進技術開發，富士通。“博通最新的 3.5D 平臺使富士通下一代基於 2 奈米 Arm 的處理器 FUJITSU-MONAKA 能夠實現高效能、低功耗和更低成本。”
目前，博通有超過五款 3.5D 產品正在開發中，大多數消費級 AI 客戶都已採用 3.5D XDSiP 平臺技術。
https://www.servethehome.com/broadcom-3-5d-xdsip-with-face-to-face-3-5d-for-2026-xpus-and-beyond/
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