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英特爾、臺積電和三星目前正在將其工藝推進至 1.8nm（18A）和 1.6nm（16A），採用全柵極電晶體（英特爾稱之為 RibbonFET），並進一步推進至 14A 節點。對於更遠的工藝，imec 一直在研究工藝路線圖上下一代互補場效應電晶體 (CFET) 堆疊電晶體。下一步是標準單元，將 CFET 與佈線相結合。
本週，imec 將在 2024 年 IEEE 國際電子裝置會議 (IEDM) 上展示其 CFET 標準單元。標準單元包含兩行 CFET，中間有一個共享訊號佈線牆。根據 imec 的設計技術協同最佳化 (DTCO) 研究，這種雙行 CFET 架構的主要優勢是簡化了工藝，並顯著減少了邏輯和 SRAM 單元面積。與傳統的單行 CFET相比，新架構允許將標準單元高度從 4T 降低到 3.5T 。
imec 還在 IEDM 上展示了這種雙排 CFET 架構的一個關鍵構建模組：一個功能性單片 CFET，其背面直接接觸底部 pMOS 器件的源極/漏極，早在 6 月份他就對此進行了描述。該器件採用 EUV 背面圖案化構建，可確保背面電源和訊號佈線密集，以及由正面、背面接觸和後續背面金屬層建立的源極/漏極之間緊密覆蓋（<3nm 精度）。半導體行業在製造單片 CFET 器件方面取得了長足的進步，這些器件有望在邏輯技術路線圖中取代全柵奈米片 (NSH)。n 和 pFET 器件的堆疊與用於電力傳輸和訊號佈線的背面技術相結合，有望在功率、效能和麵積 (PPA) 方面帶來優勢。
然而，在電路層面，仍有多種選擇可以將 CFET 整合到標準單元中，以維持或增強預期的 PPA 優勢。尤其具有挑戰性的是中線 (MOL) 連線，即將源極/漏極和柵極觸點連線到第一條金屬線（背面和正面）的互連，並確保電源和訊號的頂部到底部連線。
(a) 單行 CFET 和 (b) 雙行 CFET 的概念表示。觸發器 (D 型觸發器或 DFF) 的佈局顯示，從單行過渡到雙行 CFET 時，單元高度和麵積減少了 24nm（或 12.5%）
從 DTCO 的一項比較標準單元架構的研究中，imec 表明雙排 CFET 在 A7 邏輯節點的可製造性和麵積效率之間實現了最優平衡。這種新架構從基單元開始，其中 CFET 的一側針對電源連線進行了最佳化 - 包括一條電源軌 (VSS)，用於將電源從背面輸送到頂部器件，以及為底部器件提供直接背面連線。另一側針對訊號連線進行了最佳化，透過提供中間佈線壁 (MRW) 來實現從上到下的連線。然後透過映象兩個基單元形成雙排 CFET 標準單元（具有兩排堆疊器件），這兩個基單元共享相同的 MRW 以實現訊號連線。
“我們的 DTCO 研究表明，每 3.7 個 FET 共享一個 MRW 足以構建邏輯和 SRAM 單元。與‘傳統’單行 CFET 相比，這使我們能夠將標準單元高度從 4T 進一步降低到 3.5T。這意味著 SRAM 單元的面積顯著減少 15%”，imec DTCO 專案總監 Geert Hellings 說道。
“與採用 A14 NSH 技術構建的 SRAM 相比，基於雙行 CFET 的 SRAM 可使面積縮小 40% 以上，為 SRAM 提供了進一步的擴充套件路徑。”
雙排 CFET 還簡化了工藝，因為兩排 CFET 器件之間共用一個 MRW 溝槽。這樣就無需額外的高縱橫比通孔來連線頂部和底部器件（如果需要），從而降低了 MOL 工藝的複雜性和成本。
Hellings 表示：“自 7nm 技術節點以來，除了傳統的裝置縮放之外，透過 DTCO 進行的標準單元最佳化還提供了越來越大的節點到節點密度增加份額。”
“對於我們對 CFET 架構的 DTCO 研究，我們從未來 CFET 工廠設想的工藝能力開始，以確保與行業相關的工藝流程。此外，我們透過在 imec 的 300 毫米潔淨室中進行的技術概念驗證來驗證我們的虛擬工廠概念。虛擬工廠和實際試驗線活動的結合是推進我們路線圖的關鍵一步。”
除了imec之外，我們也看到了的分享的新進展。
英特爾的三大突破
今天，英特爾代工技術研究團隊宣佈了利用超矽材料（ beyond-silicon materials）、晶片互連和封裝技術等技術在二維電晶體技術方面取得的技術突破。該公司將在 2024 年 IEEE 國際電子裝置會議 (IEDM) 上發表七篇自己的論文以及與 imec 等行業合作伙伴合作的兩篇論文，以展示其研究成果。
英特爾披露的資訊包括一項新研究，該研究提高了全柵 (GAA) 電晶體的規模和效能，包括使用矽和使用超矽材料的原子級厚度 2D 電晶體。英特爾還概述了其減法釕技術，該技術可提高互連效能和可擴充套件性，最終實現電晶體之間更小的連線，以及一項晶片封裝突破，可將晶片到晶片的組裝吞吐量提高 100 倍。
英特爾技術研究團隊是英特爾代工廠的一部分，過去 50 年來，該團隊一直被稱為元件研究團隊。該團隊致力於開發近期商業化的產品，而不是英特爾實驗室的長遠計劃。技術研究團隊以為英特爾的許多基礎技術鋪平道路而聞名，最新的創新技術（如 PowerVia 背面供電和 RibbonFET 柵極環繞架構）均源自該團隊。
互連擴充套件取得突破
隨著電晶體變得越來越小，連線它們的導線（互連線）也必須變得越來越小。銅是數十億奈米級導線的首選材料，這些導線在晶片內部複雜的 3D 網格中傳輸電力和資料。事實上，現代晶片內部的互連線長達 50 英里。然而，縮小這些微觀導線的能力正在逐漸減弱，而且大多數替代方案不適合大批次生產。這是邁向更小工藝節點的關鍵障礙。
與您在家中用於電器的標準銅線非常相似，在電晶體之間傳輸電子的電線需要絕緣覆蓋層，以防止電子進入不該去的地方，但這會導致電線收縮的問題。
由於銅鑲嵌工藝的要求，縮小處理器中的互連線非常困難，銅鑲嵌工藝是一種用於製造互連線的新增工藝。首先，建立一個溝槽，然後在溝槽中沉積一個用作絕緣體的屏障。然後在屏障頂部放置一個種子層，以便進行銅電鍍；然後，在頂部沉積銅。然後拋光掉頂部多餘的材料。
如上圖所示，減少銅的用量有助於使導線變細，但同時也會降低銅（本體）與阻擋層和種子層的比例，因此隨著導線的縮小，電阻率會呈指數級增加。這意味著導線承載的電流會減少，從而降低裝置速度（以及其他影響）並影響電容。
英特爾技術研究團隊開發了一種適合大批次生產的工藝，該工藝使用釕代替銅，並使用氣隙（air gaps）代替屏障（barriers），後者是英特爾在 14nm 工藝節點中引入的一項技術。沒錯，不是使用物理絕緣屏障來讓電子移動到正確的位置，而是使用空氣作為絕緣體（空氣的介電常數約為 1.0），這也大大提高了電容（英特爾聲稱 14nm 的電容提高了 17%）。
英特爾尚未透露其減法釕（Subtractive Ruthenium）工藝的詳細細節，但一般來說，該工藝的實現方式是沉積釕，使用光刻膠圖案定義所需的互連形狀，然後蝕刻掉暴露的材料以留下圖案化的互連。我們肯定會在演示過程中瞭解更多細節。
英特爾表示，其帶有氣隙的減法釕工藝可在 25 奈米以下間距（互連線之間的中心到中心距離）下提供高達 25% 的電容和匹配電阻。英特爾表示，其研究團隊“首次在研發測試工具中展示了一種實用、經濟高效且適合大批次製造的帶有氣隙的減法釕整合工藝，該工藝不需要在通孔周圍設定昂貴的光刻氣隙禁區，也不需要需要選擇性蝕刻的自對準通孔流程。”
英特爾計劃首先將這種技術用於間距最小的最關鍵層，而標準銅技術將用於不太敏感的上層。當然，這也有利於其 PowerVia 背面供電。最終，這些較小的導線將能夠連線到較小的電晶體，英特爾表示，這項技術可能會在未來的英特爾代工廠節點中使用。
環柵（GAA）電晶體的突破
英特爾的 RibbonFET 是 FinFET 問世 13 年以來英特爾的首款新型電晶體設計。它是英特爾首款全柵 (GAA) 電晶體，首次亮相時採用 20A 和 18A 節點。它採用堆疊的奈米片，完全被柵極包圍，而不是像 FinFET 那樣三面包圍鰭片。
現在，挑戰在於進一步縮小 GAA 設計，英特爾正在透過標準矽設計和使用新的 2D 材料來解決這一問題。藉助標準矽，英特爾的電晶體披露顯示增強的全柵極 RibbonFET CMOS 縮放，柵極長度為 6nm，奈米帶/奈米片厚度為 1.7nm，同時提供改進的短通道效應和更高的效能。
在第一面，右側的柵極長度與電子速度圖顯示了令人印象深刻的曲線。幻燈片中間的表格顯示了與現有電晶體技術的比較，其中奈米帶的 Tfin/Tsi（鰭片厚度/奈米帶厚度）幾乎是 FinFET 中使用的鰭片厚度的兩倍。
最大的問題是，矽之後是什麼？在 CFET 電晶體問世之後，GAA 的下一步是將 NMOS 和 PMOS 電晶體中使用的材料改為 2D 材料（厚度只有幾個原子）。第二張幻燈片概述了英特爾使用原子厚度的過渡金屬二硫化物 (TMD) 材料取得的進展，人們普遍認為，TMD 材料是矽之後使用的材料。
英特爾使用鉬基材料製造了柵極長度為 30nm 的 2D 全柵極 NMOS 和 PMOS 電晶體。英特爾聲稱，這一努力實現了“同類最佳的 NMOS 驅動電流”，比第二好的已釋出結果提高了 2 倍。右側圖表顯示，該研究工具的表現優於其他類似的 TMD 探索性研究。
英特爾的電晶體專題還回顧了過去 60 年的電晶體技術，並呼籲業界採取行動，開發在低於 300mV 的超低 Vdd（電源電壓）下工作的電晶體，這比今天的 1V 範圍大幅降低。這是 2030 年代和 2040 年代的延伸目標。
值得一提的是，最近有一個關於Intel 18A工藝良率僅有10%的傳言。對此，英特爾的前CEO Pat Gelsinger回應道：“將良率說成 % 是不合適的。大晶粒的良率較低，小晶粒的晶粒良率高。任何使用良率百分比作為半導體健康狀況的指標而不定義晶片尺寸的人，都不瞭解半導體良率。良率以缺陷密度表示。”
先進封裝的突破
英特爾的新選擇層轉移 (SLT：Selective Layer Transfer) 技術能夠以極高的速度將整個晶片晶圓連線到另一個晶圓上 — 英特爾表示，SLT 可將晶片到晶片組裝過程的吞吐量提高 100 倍。藉助 SLT，可以一次性將整個充滿晶片的晶圓連線到底層晶圓，並且可以選擇單個晶片進行鍵合，而其他晶片則可以排除。該技術使用無機紅外鐳射脫鍵合。
英特爾還指出，SLT“使超薄晶片具有更好的靈活性，與傳統的晶片到晶圓鍵合相比，可以實現更小的晶片尺寸和更高的縱橫比。”英特爾對這項新技術的描述並不完全清楚，所以我們希望從演示中瞭解更多資訊。這似乎將成為使用重組晶圓的方法的絕佳替代方案。
英特爾還將受邀在 IEDM 上就未來的封裝解決方案發表演講。上面的幻燈片展示了 EMIB-T，此前從未披露過。提醒一下， EMIB 是英特爾的嵌入式多晶片互連橋，是 一種將晶片連線在一起的低延遲、低功耗和高頻寬互連。
英特爾透露，EMIB-T 代表 EMIB-TSV。此變體標誌著首個使用 TSV 透過橋接器傳送訊號（而不是將訊號繞過橋接器）的 EMIB 實現。
https://www.eenewseurope.com/en/imec-shows-double-row-cfet-standard-cell-for-a7-process-node/
https://www.tomshardware.com/pc-components/cpus/intel-looks-beyond-silicon-outlines-breakthroughs-in-atomically-thin-2d-transistors-chip-packaging-and-interconnects-at-iedm-2024
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