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在先進電子產品領域，例如智慧手機和計算機中的微型晶片，確保這些晶片正常工作至關重要。測試這些晶片的方法有很多種，目前用作最先進技術的三種重要技術是節能測試、多層和垂直晶片測試以及嵌入式核心元件測試。這些測試技術共同確保為我們的裝置供電的晶片節能、更快、更可靠，從而使我們的電子產品更智慧、使用壽命更長。
作為主題介紹的一部分，這裡有一些可供理解概念的基礎術語。
節能測試
指的是在測試過程中注重降低功耗以確保電子裝置節能的測試方法。
隨著晶片設計中不同部件的組合以及晶片本身的變小，它所能執行的任務也變得越來越複雜。這導致需要測試的資料量和測試晶片所需的時間顯著增加。與正常工作相比，晶片在測試期間消耗的電量要多得多。
因此，晶片可能會變得過熱，導致測試錯誤、可靠性問題、可用晶片數量減少（產量問題），或者在最壞的情況下損壞裝置。這就是為什麼人們越來越關注節能的測試方法，以防止這些問題。
下面介紹在測試過程中降低晶片功耗的主要方法。
低能耗自動測試模式生成（ATPG）方法專注於建立減少晶片中發生的活動量的測試模式，從而降低測試期間使用的功率而不影響晶片的尺寸或效能。
採用掃描設計的晶片節能測試方法主要包括四種技術：
第一種方法是在全掃描電路中新增一個控制模組，用於管理掃描電路中的輸入訊號，以減少電路中不必要的活動，從而有助於節省能源。
第二種方法稱為掃描路徑分段。它將掃描路徑分成幾段，這樣可以在不延長測試時間的情況下降低測試期間的能耗。
第三種方法由 Whetzel 等人提出，他們引入了自適應電路來控制掃描電路中的訊號流。這種方法允許獨立控制每條掃描路徑，從而減少能耗。
第四種方法側重於增強時鐘系統。例如，一種方法使用多個掃描路徑，每個路徑都有自己的時鐘，以處理測試的不同部分。另一種由 Bonhomme 等人提出的方法是使用可以關閉的時鐘（門控時鐘）或由時鐘樹供電的時鐘來更有效地管理不同的掃描路徑。
測試資料壓縮的節能方法旨在降低掃描過程中的功耗和測試過程中的測試資料量。目前，資料壓縮方法主要有三種類型：
使用線性減壓的方法。
使用廣播掃描的方法。
使用基於程式碼的壓縮的方法。
多層垂直晶片測試
這涉及測試垂直堆疊以節省空間和提高效能的複雜積體電路的功能和可靠性。
近年來，使用矽通孔 (TSV) 的多層晶片發展迅速，被視為具有眾多潛在應用前景的有前途的技術。3D 晶片具有幾個關鍵優勢：縮短了元件之間的連線、降低了能耗、增加了可組裝在一起的部件數量、減少了干擾並加快了電路的工作速度。該技術還可以建立具有多種功能的新裝置和電路系統。
雖然 3D 晶片有很多好處，但也帶來了一些技術挑戰，尤其是在測試方面。其中一個問題是，雖然多層 3D 晶片可以實現更好的整合，但可用於測試的引腳數量仍然有限，因為它們只能放置在晶片的邊緣。這種限制導致用於測試晶片內每個模組的資源減少，從而降低了控制和觀察晶片電路的能力，從而使測試變得更加困難和複雜。
另一個挑戰是，廣泛用於連線 3D 晶片不同層的矽通孔 (TSV) 容易出現製造缺陷。當前的 TSV 製造工藝並非完美無缺，需要提高 TSV 產量。TSV 生產過程中引入的這些新缺陷使測試過程更具挑戰性。
由於 3D 晶片的製作方式獨特，測試起來更加複雜。3D 晶片測試流程主要有多個步驟：
鍵合前晶片測試：此步驟在將單個晶片堆疊在一起之前對其進行測試。目標是增加正常工作的晶片數量，並確保儘早發現任何有故障的晶片，以免它們進入 3D 堆疊過程。
鍵閤中堆疊測試：此測試對部分堆疊的晶片進行，主要用於識別鍵合過程中可能出現的任何缺陷。
鍵合後堆疊測試：此步驟測試完全堆疊的晶片，以檢查在晶圓減薄、對準和鍵合等過程中可能出現的任何新問題。它還確保 3D 堆疊和層間連線 (TSV) 正常工作。鍵合測試後，將考慮早期測試（鍵合前和鍵閤中）的結果，以幫助降低總體測試成本。在此階段，由於 3D 晶片更復雜，它還面臨與熱量相關的問題，因此最佳化測試設定以改善冷卻非常重要。
封裝測試：所有晶片層都堆疊完畢並完成最終封裝後，完全組裝的3D 晶片將經過最終檢查，以確保一切按預期執行，然後才能出廠。對於 3D 積體電路 (IC)，在測試過程中，既要考慮傳統的 2D IC 缺陷和故障模型，又要考慮 3D IC 特有的獨特故障模型。主要有兩個方面需要考慮：
與 TSV 互連相關的缺陷：矽通孔 (TSV) 問題可能在製造過程中、與下一層粘合過程中或 3D 堆疊的使用壽命期間出現。常見問題包括微孔導致連線不牢固、針孔導致短路、種子層去除不當導致 TSV 之間短路、氧化或汙染導致的粘合質量問題、TSV 高度變化、晶片之間的顆粒以及粘合過程中的錯位導致開路或短路。
3D 工藝導致晶片內部出現新缺陷：3D 製造步驟可能會引入標準測試無法發現的新缺陷。例如，晶圓減薄可能會產生電氣特性下降、效能變化和產量降低等缺陷。熱耗散和機械應力也可能導致缺陷，在緊密堆積的較薄晶片層中，熱量會積聚，並且散熱方式有限。堆疊中的不同材料可以以不同的速率膨脹和收縮，從而導致熱應力，進而導致進一步故障。
內部（嵌入式）核心元件測試
在裝置內進行片上測試以確保其正常執行。
圖1：嵌入式核心測試硬體結構
隨著積體電路技術的進步和設計技能的提高，現在可以將整個系統放在單個晶片上，即片上系統(SoC)。為了提高設計效率並加快產品開發速度，重複使用核心智慧財產權 (IP) 已成為 SoC 設計中的常見做法。然而，這種方法使測試帶有嵌入式核心的 SoC 變得更加困難。
1997 年，嵌入式核心測試工作組成立，旨在制定測試這些嵌入式核心的標準。2005 年 3 月，IEEE 董事會批准了 IEEE Std 1500，這是一種簡化測試這些嵌入式核心及其相關電路的標準方法。2005 年 7 月，美國國家標準協會 (ANSI) 正式採用了嵌入式核心測試標準，並於 2005 年 8 月釋出。
測試 SoC 中的嵌入式核心需要確保在測試過程中可以有效控制和觀察每個核心。可觀察性意味著可以完全訪問 IP 核心，這可以透過使用測試訪問機制在 SoC 引腳和嵌入式核心之間傳輸資料來實現。這涉及將核心的資料寬度與 SoC 的資料寬度相匹配，這需要在核心周圍設計一個測試包裝器以適應不同的資料大小。可控制性是指控制 IP 核心的能力。要測試它，需要啟用 IP 核心並將其切換到測試模式，然後在測試後返回正常執行。此過程涉及定義核心的執行方式以及管理它所需的控制命令。
基於嵌入式核的 SoC 測試的 IEEE 1500 標準主要由兩部分組成：核心測試結構和核心測試語言 (CTL)。核心測試結構包括包裝器、測試訪問機制 (TAM)、測試生成器和測試響應器。包裝器是圍繞 IP 核的邏輯，提供標準的測試環境。測試訪問機制用於傳送測試資訊，例如測試輸入和輸出。測試生成器建立測試指令，而測試響應器則分析和比較測試結果。
核心測試語言 (CTL) 是測試 IP 核時共享測試資訊的標準方法。硬體測試包裝器使用暫存器為 IP 核建立測試環境。這些暫存器分為三類：
包裝器指令暫存器：將測試包裝器置於測試模式並開始測試周圍的核心。
包裝器資料暫存器：包括用於管理資料傳輸的包裝器邊界暫存器和包裝器旁路暫存器，為資料快速透過核心提供快捷方式。
核心資料暫存器：指被包裝器包圍的核心內部暫存器。
IEEE Std 1500 標準化了測試包裝器和測試訪問機制的介面，旨在簡化核心測試和 SoC 級測試開發。為了支援核心測試的重用和 SoC 級測試的開發，IEEE Std 1500 工作組還成立了一個 CTL 工作組。該小組幫助描述各種核心測試所需的複雜時序訊號以及如何在 SoC 級管理它們。共享的資訊包括測試方法、模式、規範、測試資料、故障模型以及可測試硬體的詳細資訊。
結論
先進的半導體積體電路測試涉及幾個關鍵領域，包括節能測試、多層3D晶片測試以及片上系統（SoC）中的嵌入式核心測試。
節能測試專注於降低測試過程中的功耗，以防止過熱和晶片的潛在損壞。
由於堆疊了多個層，3D IC 測試面臨著獨特的挑戰，其中矽通孔 (TSV) 中的缺陷和熱管理是關鍵問題。測試過程涉及多個階段，以便儘早發現缺陷並確保晶片效能正常。
SoC 中的嵌入式核心測試可確保每個核心都能被有效訪問、控制和測試。IEEE 1500 標準提供了一個框架，可使用測試包裝器、訪問機制和特定測試語言來測試這些核心。
這些技術對於確保日益複雜和節能的現代晶片正常執行無錯誤至關重要。先進的半導體積體電路測試技術在確保電子裝置的可靠性、效率和效能方面發揮著至關重要的作用。透過實施節能測試方法，解決測試多層和垂直晶片的挑戰，並遵循測試嵌入式核心的標準，半導體制造商可以在最佳化測試流程的同時提高產品的質量和功能。
https://www.embedded.com/advanced-semiconductor-integrated-circuit-testing-techniques
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