英特爾雄心勃勃的 18A 節點在臨近量產時正面臨兩個重大障礙：良品率徘徊在 10% 以下，SRAM 密度與臺積電的競爭產品 N2 工藝相比處於劣勢。 這些挑戰可能會阻礙該節點在英特爾下一代 CPU、人工智慧和定製晶片組合中的部署。
最近有報道指出，在 18A 節點上正面臨著巨大的良率挑戰，可能會推遲其量產時間。 據韓國《朝鮮日報》報道，目前的良品率低於 10%，這意味著每生產 10 個晶片就有近 9 個存在缺陷。
這是一個重大問題，尤其是英特爾已經取消了面向代工廠客戶的 20A（2 奈米級）工藝節點，並將資源轉移到 18A（1.8 奈米級）節點。 如果低於 10% 的良品率被證明是準確的，那麼該節點很顯然將不適合商業生產，至少在做出重大改進之前是如此。
在這些尖端節點上將電晶體封裝到越來越密集的佈局中是一個巨大的工程障礙，影響著整個半導體行業。 3 奈米以下工藝的代工良率目前低於 50%，其 Gate-All-Around (GAA) 技術的良率據稱低至 10%至 20%。
不過，我們有理由對英特爾的 18A 節點持樂觀態度，因為該公司在預計 2025 年量產之前，仍有幾個月的時間來完善該工藝。 18A 節點將為英特爾伺服器晶片、移動 CPU 和定製人工智慧晶片等備受矚目的產品提供動力，其潛在回報是巨大的。
如果英特爾能在未來幾個月內將 18A 的良品率迅速提高到可觀的水平（超過 60%），那麼該節點仍有可能推動公司下一代產品的發展。
儘管如此，良率問題並不是英特爾在 18A 方面面臨的唯一挑戰。 據報道，臺積電在另一個關鍵領域也取得了優勢： SRAM 密度。
根據 ISSCC 2025 推進計劃，臺積電的 N2（2nm 級）節點將高密度 SRAM 位單元縮小到約 0.0175 μm²，密度達到 38Mb/mm²。 相比之下，Intel 的 18A 節點實現了 0.021 μm² 和 31.8Mb/mm²，更接近於臺積電的上一代 N3E 和 N5 節點，這是一個明顯的差異。
隨著晶片設計需要更多的 SRAM，提高這些微小儲存單元的密度對於保持緊湊、高效的設計至關重要。 這就是全柵極（GAA）電晶體發揮作用的地方。
與傳統的鰭式場效應電晶體（finFET）相比，GAA 電晶體透過控制各面的溝道，實現了更嚴格的擴充套件。 這種嚴格的控制減少了小尺寸下的漏電現象，從而實現了更高密度的 SRAM。 英特爾和臺積電都在使用 GAA 來縮小其 SRAM 位元，但臺積電透過其 N2 節點成功地將它們封裝得更加密集。
