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即插即用chiplets是一個普遍的目標，但 UCIe 2.0 是否能讓我們更接近實現這一目標？問題是，當前標準的驅動因素並沒有追求即插即用所要求的互操作性。
UCIe 2.0 於 2024 年 8 月釋出，宣稱具有更高的頻寬密度和更高的功率效率，以及支援 3D 封裝、可管理的系統架構等新功能。該標準由主要行業領導者推動，包括 ASE、巴巴、AMD、Arm、Google Cloud、英特爾、Meta、微軟、NVIDIA、高通、三星電子和臺積電。
但前沿技術的要求可能與其他市場的要求不同。“標準由資料中心人員推動，相關 PHY 面向前沿節點，這增加了複雜性，”YorChip 創始人 Kash Johal 表示。“對於世界其他市場，即面向 28nm 至 12nm 的低成本裝置，人們只需要標準構建模組並使用 FPGA 或 ASIC 將它們結合在一起。低端更需要標準。這些客戶非常重視可重用性。如果你在前沿進行設計，那麼將自己限制在舊標準中是沒有意義的。”
那麼，該標準到底適用於誰呢？“對於資料中心和 AI 加速器領域的應用，UCIe 將確立自己的標準，”弗勞恩霍夫 IIS自適應系統工程部高效電子負責人 Andy Heinig 表示。“對於其他應用，挑戰在於構建具有成本效益、強大的chiplets解決方案，目前尚不清楚 UCIe 是否是正確的標準。在這些情況下，將需要進一步擴充套件或修改，甚至需要不同的標準。”
在資料中心內，沒有人會考慮第三方chiplets市場。Blue Cheetah 執行長 Elad Alon 表示：“UCIe 之類的標準可以作為基準架構和基準功能集，當它不會妨礙您時，您可以採用它。只要有一個旋鈕可以轉動，讓您實現更好的成本或功率，您就會轉動那個旋鈕，因為您實際上並沒有放棄互操作性。您只是為最終產品帶來了一些好處。”
希望新標準的好處能夠惠及更大的市場。Cadence 矽片解決方案事業部晶片間介面 IP 產品營銷總監 Mayank Bhatnagar 表示：“對於兩側共同設計的專屬chiplets，UCIe 2.0 可確保簡化內部整合。對於第三方生態系統，其標準化介面和測試/除錯功能可促進跨供應商的無縫互操作性，從而推動更廣泛的採用。”
實現廣泛採用仍存在障礙。“要使市場蓬勃發展，就需要提高互操作性，” Synopsys高效能運算 IP 解決方案產品管理副總裁 Mick Posner 表示。“這仍然是一項新興技術。在過去的一年裡，我們看到了新封裝技術的推出。如果你看看高效能運算，你會發現封裝技術還沒有融合。你有 EMIB 和 CoWoS 技術。它們都在競相提供彼此的差異化，但從技術上講，它們還沒有融合。雖然 die-to-die 規格已經成熟，技術獲取也變得更加容易，但你不能混合搭配。”
2.0 的新特點
該標準在多個方面都取得了進步。“UCIe 2.0 做了很多非常好的事情，”Blue Cheetah 的 Alon 說。“它的 3D 部分做得非常好，充實了很多細節，擴大了足跡和配置的範圍。它正朝著正確的方向發展。”
雖然目前很少有人研究真正的 3D 晶片，但長期來看，它會帶來好處。“從互操作性的角度來看，UCI 3D 非常出色，因為幾乎不存在通道，”YorChip 的 Johal 說。“一個晶片與另一個晶片通訊。PHY 很簡單。它基本上是一個反相器，因此它儘可能接近位於同一晶片內，儘管它是兩個晶片。沒有序列化、沒有訓練、沒有 DLL、沒有均衡——沒有這些需要電力的迷人東西。”
要達到這個目標需要幾個步驟。西門子數字工業軟體工程現場負責人 Luis Rodriguez 表示：“UCIe 1.1 在 PHY 和晶片到晶片層提供了互操作性，但在軟體和管理層卻沒有。大多數 UCIe 1.1 專案都是單晶片到單晶片。UCIe 2.0 具有系統架構和管理層，應該允許複雜的拓撲結構，以及在具有複雜 UCIe 拓撲的封裝上管理、除錯和執行診斷工具的標準方法。”
其他人也同意這一觀點。“假設系統內有多個chiplets，”Synopsys 的 Posner 說。“系統需要啟動，並且需要有一個跨 UCIe 主頻帶或邊頻帶執行的協議來管理啟動。系統內的一個晶片將成為系統的協調器。也許是你的主要可測試性埠，可以是 JTAG 或其他東西。在 UCIe 2.0 之前，沒有管理該系統的協議的標準定義。但它比這更進一步。它還與可測試性有關，你可能有一個晶片基本上只有一個 UCIe 介面。你如何管理系統內的可測試性？他們定義了超出物理協議範圍的系統功能，但指定了如何透過主介面或邊頻帶介面進行互動。”
並非所有人都喜歡。“還有其他方法可以解決許多相同的問題，這些方法在開銷和侵入性方面與您想要獲得的功能之間存在一些權衡，”Alon 說。“今天，每個人都有不同的方法來做這些事情，並且它們都針對略有不同的用例進行了最佳化。”
但標準化還提供了其他優勢。西門子的羅德里格斯說：“UCIe 2.0 在管理層方面具有前瞻性，提供了一種標準化的方式來管理chiplets並檢視 DFx 之類的東西，以便進行測試和除錯。” “這不僅為晶片供應商開發軟體提供了機會，也為 EDA 供應商開發用於測試這些chiplets的其他工具提供了機會。我認為公司不能只是把它貼到封裝上。他們將獨立測試這些chiplets，並使用 UCIe 2.0。管理和 DFx 的新增使公司能夠以標準方式做到這一點。”
需要考慮開發鏈的所有部分。SmartDV 營銷副總裁 McKenzie Ross 表示：“先進的可管理性功能和協議可實現多晶片系統內的精確記憶體訪問和高效通訊。透過解決系統整合和生命週期管理的複雜性，UCIe 2.0 簡化了基於chiplets的架構的採用。隨著它成為邏輯chiplets的新興標準，徹底的驗證對於確保合規性和可靠性至關重要。”
即插即用chiplets的前景
如今，chiplets仍然處於前沿技術，只有少數能負擔得起成本的人才能使用。“在過去的一年裡，我們只看到兩三個chiplets公告，你可以從貨架上購買它們，並與你自己的定製邏輯一起包含在你的封裝中，”羅德里格斯說。“我們看到兩年內採用 UCIe 2.0 的專案被淘汰。整個想法是，你應該能夠降低自己專案的複雜性，併購買現成的晶片，用於新增 FPGA、新增 AI 加速器、將記憶體新增到你的封裝中，然後只需擔心整合和管理這些不同的模板。但現在下這個結論還為時過早。”
還必須有一個令人信服的理由來做到這一點。“多晶片的秘密在於它增加了複雜性，”波斯納說。“多晶片的價值如此之高，以至於公司願意承擔這種複雜性來解決許多問題。這可能是他們正在達到的光罩極限。可能是他們想要進行計算擴充套件。他們願意承擔這種額外的複雜性。我們的目標是不斷發展我們的交付成果，以更無縫的方式實現這一點。現在它不僅僅是一個 IP。它必須是工具、生態系統、流程、參考設計，一直到整個晶片的潛在參考。”
雖然 UCIe 解決了兩個晶片如何通訊的問題，但其他問題仍然存在。“定義互連就是本末倒置，”Alon 說。“即使我們完全解決了這個問題，也不一定能給我們帶來即插即用的chiplets。你不會在獨立於介面的晶片級上獲得即插即用和互操作性。”
問題存在於多個層面。“使用 HBM 等先進封裝，它確實可以工作，”Johal 說。“這是一個更簡單的通道，因為它在互連側只有兩毫米。這就是高效能資料中心人員的現實情況。對他們來說，成本並不重要。儘管使用先進封裝裝置更容易實現互操作性，但人們無法真正在商業市場上使用它們。這並不像從某人那裡購買 PHY 那麼簡單，然後，砰的一聲，我把我的晶片組裝起來，我就可以做一個人們可以購買的晶片。封裝和互操作性都存在巨大的問題。”
每個階段都存在複雜性。“晶片如何互連、TSV 在哪裡以及人們試圖解決的所有這些物理封裝問題都有物理定義，”QuickLogic 產品管理高階總監 Mao Wang 表示。“chiplets之間也有邏輯互連。如果你有一個來自供應商 A 的晶片和一個來自供應商 B 的晶片，你如何確保這兩個晶片可以通訊？使用基於 FPGA 的晶片可以解決這個問題。現在，您可以定義您想要在 UCIe 物理層之上使用的任何協議。無論您想如何將資料從一個晶片傳送到另一個晶片，我們都能夠進行通訊。這很重要，尤其是當我們正在尋找一個可以從chiplets中受益的更主流的市場時。”
有人必須定義chiplets的物理外觀。“OCP 致力於開放晶片經濟，並試圖定義這些晶片插座，”Alon 說。“另一個引起廣泛關注的事件是 National Advanced Packaging 釋出的資助機會通知，由美國 CHIPS 法案資助。其中一個組成部分是定義特定的chiplets。他們想知道它們是什麼，它們如何組合在一起，它們有什麼作用。在您的系統設計中，您可以在這些特定位置插入哪些第三方裝置。即插即用願景的吸引力足夠大，以至於人們進行了相當多的討論和努力來實現它。”
成本仍然是一大障礙。Johal 說：“還有另一種標準，稱為線束 (BoW)，它可以針對標準封裝，這是開始使用chiplets的最簡單方法。” “它們可以驅動大約 10 毫米到 15 毫米的通道長度（無端接），以及長達 25 毫米的通道長度（有端接）。如果你採用 64 位鏈路，那就是點對點連線。你需要 64 個接收器鏈路，你需要 64 個 TX。這是一大堆引腳。如果你有 130 毫米的間距，你會看到每個鏈路有6平方毫米，而一個鏈路有兩個這樣的引腳。從成本的角度來看，這是不可行的。另一個挑戰是，要使這個長度發揮作用，訊號完整性和電源完整性就會變得非常成問題。如果你有一個長鏈路，每個人都喜歡它——即使使用來自同一供應商但在不同節點的 PHY——讓它與這些長距離、使用不同的材料一起工作，那將是一團糟。”
正在形成合作伙伴關係以幫助解決其中一些問題。“有機基板更加統一，因為它是一種更成熟的技術，但它不適用於許多高效能運算擴充套件，”波斯納說。“它不提供頻寬密度。它非常專注於一個封閉的生態系統，因為生態系統中的每個人都必須保持一致才能進行混合搭配。汽車行業也存在這種情況。這些微型生態系統正在供應鏈檢視封閉的地方建立。多晶片的障礙正在降低，這是因為技術的成熟、工具的成熟、生態系統的成熟、可用的 IP，以及現在豐富的專業知識和參考資料。我們將達到最佳實踐的地步。”
其他競爭者
封閉的生態系統也允許更專業的解決方案。“UCIe 非常適合許多小晶片應用，儘管一些具有不對稱流量的應用（例如感測器和記憶體）可能需要更專業的互連方案，”Eliyan 戰略營銷副總裁 Kevin Donnelly 說。“基於標準的方法將是未來實現開放小晶片經濟和市場的關鍵。由於目前大部分小晶片實施都是由大型早期採用者以專屬方式完成的，因此更專業和最佳化的互連可能會繼續用於最高容量的應用。”
雖然 UCIe 可能滿足現有使用者群的需求，但它並不能覆蓋所有領域。西門子的 Rodriguez 表示：“UCIe 並不能滿足所有市場的所有需求。我們確實看到了其他競爭解決方案。例如，Bunch of Wires 目前正在定義一種記憶體特定模式，而 UCIe 並沒有解決這個問題。Bunch of Wires 的可定製性更強，可以滿足專屬chiplets的需求，但 UCIe 在促進開放晶片市場互操作性方面遙遙領先。如果您需要不同的頻寬要求或不對稱頻寬要求，那麼 UCIe 就無法解決這些問題。”
UCIe 正試圖走在市場需求的前面。“與我們使用 PCI Express 等其他標準的經驗相比，它釋出得早，”Rodriguez 補充道。“他們釋出了 UCIe 2.0 的最終版本，我們才剛剛開始看到實施它的前幾個專案。有了 PCI Express，IP 公司將從規範的 0.5 修訂版開始實施 IP。UCIe 似乎採取了建立規範並在採用之前釋出它的方法。”
存在無法滿足正確需求的危險。“我相信chiplets最終會採用插座，人們會非常謹慎地定義它們，特別是針對他們自己的用例，”Alon 說。“在絕大多數情況下，不太可能真的需要任何複雜的東西。在大多數情況下，額外的開銷令人頭疼。我更多地談論的是系統管理、啟動和幾百頁的規範。”
忽略重點
UCIe 是否會開啟一個開放的 chiplet 市場，還是僅僅滿足現有采用者的需求？這是一個關於 chiplet 可能為主流市場帶來的優勢的問題。“這個 chiplet 概念的重點是，能夠使用經過驗證的 chiplet 的中型公司可以降低成本，”QuickLogic 的 Wang 說。“他們希望創造一種獨一無二的東西，而不必從頭開始構建整個 ASIC，這將花費他們更長的時間和更高的開發成本。”
成本仍然是一大障礙。“對於初創公司來說，從技術角度和最終批次成本的角度來看，採用小晶片設計可能更有意義，”Alon 說。“這意味著他們需要多個掩模組、多次流片。將其初始 NRE 與高階節點中更大的單片晶片進行比較，這並不是一個簡單的權衡。在某些情況下，透過堅持使用單片解決方案，獲得第一個產品的 NRE 可能會更低。這是一個複雜的舞蹈。工程中的許多事情都是如此。一旦你已經擁有足夠大的市場和足夠大的業務，你在穩定狀態下所做的事情可能與你進入市場所要做的事情大不相同。”
這種情況在未來可能會改變，但目前不會改變。“如果你是一家中型公司，正在尋找兩三家供應商的chiplets，你可能不想進入超先進封裝領域，”Wang說。“這會消耗掉你的大部分成本，你還不如直接去製造一個 ASIC。”
https://semiengineering.com/chiplets-still-a-challenge-with-ucie-2-0/
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