12月4日，臺積電將於明年下半年開始量產其2nm（N2）製程工藝，目前臺積電正在盡最大努力完善該技術，以降低可變性和缺陷密度，從而提高良率。一位臺積電員工最近對外透露，該團隊已成功將N2測試晶片的良率提高了6%，為公司客戶“節省了數十億美元”。
這位自稱 Kim 博士的臺積電員工沒有透露該代工廠是否提高了 SRAM 測試晶片或邏輯測試晶片的良率。需要指出的是，臺積電在今年1月份才開始提供 2nm 技術的穿梭測試晶圓服務，因此其不太可能提高之前最終將以 2nm 製造的實際晶片原型的良率，所以應該是指目前最新的2nm技術的良率改進。
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提高 SRAM 和邏輯測試晶片的良率確實非常重要，因為它可以為客戶節省大量成本。
臺積電的 N2 將是該公司首個使用全環繞柵極 （GAA） 奈米片電晶體的製程工藝，有望大幅降低功耗、提高效能和電晶體密度。臺積電的GAA奈米片電晶體不僅比 3nm FinFET 電晶體小，而且透過提供改進的靜電控制和減少洩漏而不影響效能，它們實現了更小的高密度 SRAM 位單元。其設計增強了閾值電壓調諧，確保可靠執行，並允許邏輯電晶體和 SRAM 單元進一步小型化。然而，臺積電將不得不學習如何生產具有可觀良率的全新電晶體。
與在 N3E 製造節點上製造的晶片相比，在相同的電晶體數量和頻率下，使用 N2 製造技術製造的晶片的功耗預計會減少 25% 到 30%，在相同的電晶體數量和功率下，效能會提高 10% 到 15%，電晶體密度會增加 15%。
臺積電預計將於 2025 年下半年（可能在 2025 年底）開始大規模量產其N2製程。為此，臺積電應該有足夠的時間來提高良率和降低缺陷密度。
編輯：芯智訊-浪客劍
