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來源：內容來自半導體行業觀察綜合，謝謝。
臺積電高雄2奈米新廠今天將舉行裝置進機典禮，寫下三大紀錄，首先是臺積電在高雄首座12吋廠開始進駐機臺為2025年量產暖身；其次是該廠比預期早逾半年進機；第三是高雄廠量產後，將與新竹寶山2奈米廠南北大串聯，生產全球技術最先進的晶片，預料、超微等大廠都將是首批客戶。
據瞭解，臺積電今天高雄廠2奈米新廠進機典禮公司定義為「內部不對外公開活動」，公司公關視窗昨（25）日對相關議題三緘其口，保密到家。業界則傳出，包括高雄市長陳其邁等政府官員與協力廠夥伴都受邀參加。
臺積電在臺佈局2奈米，新竹寶山、高雄新廠兩路並進，預計2025年量產。其中，寶山第一廠領頭，已在今年4月裝置進機，2024年6月使用輝達cuLitho平臺結合AI加速風險試產流程，後續寶山第二廠也維持進度。
高雄新廠方面，是臺積電在高雄的首座12吋廠，原定以成熟製程切入，2023年8月董事會拍板朝2奈米擴充發展，原預定相關裝置最快2025年第3季進機，隨著高雄新廠今天將舉行進機典禮，整體時程較原計畫超前半年以上。隨著高雄廠陸續進機，臺積電2奈米將實現高雄、寶山南北大串聯。
業界解讀，臺積電高雄新廠開始裝機，顯示臺積電正式從建廠轉到生產階段，預期進一步催化南臺灣高科技產業鏈成熟發展。
法人分析，臺積電積極在全世界設廠，在臺建廠腳步也未停歇。陳其邁先前透露，臺積電高雄廠P1廠明年正式量產，P2廠興建中，P3廠10月動工，P4、P5廠近期已向高雄市政府申請設廠，在高雄至少就有五個建廠計畫，帶動地方經濟繁榮。
臺積電對2奈米接單充滿信心，董事長魏哲家日前在法說會上表示，高速運算（HPC）加速往小晶片（Chiplet）設計，但這樣並不會影響客戶對2奈米採用狀況，反而詢問客戶有愈來愈多的趨勢，目前對2奈米需求比3奈米還高，預計產能也會更多。
業界觀察，目前臺積電南臺灣最先進製程在南科生產3奈米家族，若高雄順利開始量產2奈米，將成為南臺灣最先進的生產據點。此外，因市場需求強勁，先前供應鏈傳出南科後續可望加入2奈米生產，外界估計，最快2025年底至2026年接續擴充量產，部分產線也可望轉做生產2奈米。
2奈米晶圓價格將翻倍
臺積電2奈米技術進展順利，新竹寶山新廠2025年量產計畫不變。惟據供應鏈透露，護國神山2奈米晶圓片價格將較4／5奈米翻倍，粗估可望超過3萬美元，顯示其獨供局面，深握訂價權優勢。半導體業者分析，晶圓廠在先進製程投入巨資，如3奈米研發投資逾40億美元，關鍵供應鏈功不可沒，陪公子練劍終露曙光.
先進製程開發成本已見指數型成長，IC設計高層透露，28奈米開發費用約0.5億美元，至16奈米則需要投入1億美元，推進5奈米時費用已高達5.5億美元，其中包括IP授權、軟體驗證、設計架構等環節。代工廠投入更是巨資，以3納米制程研發費用來說，研調機構認為需投入40～50億美元，而建構一座3奈米工廠成本至少約花費150億～200億美元。
供應鏈業者表示，先進製程的投入更是漫長且耗費資源的過程，研發人力、裝置、軟體、材料各環節缺一不可，且往往需要7～10年的時間，以2奈米來說，路徑確認於2016年即相當明朗，但直到近期試產時程細節才逐漸明確。
全新的製程架構，背後涉及龐大的工程，必須由裝置、軟體（包含IP、EDA工具）、材料三大業者支援。供應鏈指出，先進製程越往下走，光罩張數及複雜度都顯著升高，良率提升也就越發困難，對所有供應鏈而言都是考驗，不過，一旦透過代工廠驗證，非必要即不會輕易更換供應商。
臺積電技術路線圖更新，詳解
根據臺積電規劃，2025 年下半年開始在其第一代 GAAFET N2 節點上量產晶片，N2P 將在 2026 年末接替 N2——儘管沒有先前宣佈的背面供電功能。同時，整個 N2 系列將新增臺積電的新 NanoFlex 功能，該功能允許晶片設計人員混合和匹配來自不同庫的單元，以最佳化效能、功耗和麵積 (PPA)。
此次活動的重要公告之一是臺積電的 NanoFlex 技術，該技術將成為該公司完整的 N2 系列生產節點（2 奈米級、N2、N2P、N2X）的一部分。NanoFlex將使晶片設計人員能夠在同一塊設計中混合和匹配來自不同庫（高效能、低功耗、面積高效）的單元，從而使設計人員能夠微調其晶片設計以提高效能或降低功耗。
臺積電的當代 N3 製造工藝已經支援稱為FinFlex的類似功能 ，該功能還允許設計人員使用來自不同庫的單元。但由於 N2 依賴於環柵 (GAAFET) 奈米片電晶體，NanoFlex 為臺積電提供了一些額外的控制：首先，臺積電可以最佳化通道寬度以提高效能和功耗，然後構建短單元（為了面積和功率效率）或高單元（效能提升高達 15%）。
就時間安排而言，臺積電的 N2 計劃於 2025 年進入風險生產，並於 2025 年下半年進入大批次生產（HVM），因此看起來我們將在 2026 年在零售裝置中看到 N2 晶片。與N3E相比，臺積電預計N2在相同功耗下效能提升10%到15%，或者在相同頻率和複雜度下功耗降低25%到30%。至於晶片密度，代工廠希望將密度提高 15%，按照當代標準，這是一個很好的擴充套件程度。
N2之後將是效能增強型N2P，以及2026年的電壓增強型N2X。雖然臺積電曾表示N2P將在2026年新增背面供電網路（BSPDN），但看起來情況不會如此，N2P將使用常規供電電路。原因尚不清楚，但看起來該公司決定不在 N2P 中新增昂貴的功能，而是將其保留到下一代節點，該節點也將於 2026 年末向客戶提供。
N2預計仍將採用與電源相關的重大創新： 超高效能金屬-絕緣體-金屬（SHPMIM）電容器，其新增是為了提高電源穩定性。SHPMIM 電容器的容量密度是臺積電現有超高密度金屬-絕緣體-金屬 (SHDMIM) 電容器的兩倍以上。此外，與前代產品相比，新型 SHPMIM 電容器將方塊電阻（Rs，單位為歐姆/平方）和通孔電阻 (Rc) 降低了 50%。
1.6nm，使用背面供電
臺積電在矽谷站的頭條新聞中宣佈了其首款“埃級”工藝技術：A16。在生產計劃發生變化，從臺積電的 N2P 節點中刪除背面供電網路技術 (BSPDN) 後，新的 1.6 奈米級生產節點現在將成為將 BSPDN 引入臺積電晶片製造系列的第一個工藝。與臺積電的 N2P 製造工藝相比，透過增加背面供電功能和其他改進，臺積電預計 A16 將提供顯著改進的效能和能效。將從 2026 年下半年開始向臺積電的客戶提供。
從高水平來看，臺積電的 A16 工藝技術將依賴於環柵 (GAAFET) 奈米片電晶體，並將採用背面電源軌，這將改善功率傳輸並適度增加電晶體密度。與臺積電的 N2P 製造工藝相比，A16 預計在相同電壓和複雜度下效能提升 8% 至 10%，或者在相同頻率和電晶體數量下功耗降低 15% 至 20%。臺積電目前尚未列出詳細的密度引數，但該公司表示晶片密度將增加 1.07 倍至 1.10 倍 - 請記住，電晶體密度在很大程度上取決於所使用的電晶體的型別和庫。
臺積電 A16 節點的關鍵創新是其超級電源軌 (SPR) 背面供電網路，這是臺積電的首創。這家合約晶片製造商聲稱，A16 的 SPR 專為具有複雜訊號路線和密集電源電路的高效能計算產品量身定製。
如前所述，隨著本週的釋出，A16 現已成為臺積電背面供電的工具。該公司最初計劃在 2026 年透過 N2P 提供 BSPDN 技術，但由於尚不完全清楚的原因，該技術已從 N2P 轉移到 A16。臺積電 2023 年 N2P 的官方時間安排總是有點寬鬆，因此很難說這是否代表了臺積電 BSPDN 的實際延遲。但與此同時，需要強調的是，A16 不僅僅是 N2P 的更名，而且它將是與 N2P 不同的技術。
臺積電並不是唯一一家追求背面電力傳輸的晶圓廠，因此，我們看到不同晶圓廠出現了該技術的多種變體。整個行業對於 BSPDN 有三種方法：Imec 的 Buried Power Rail、Intel 的 PowerVia 以及現在 TSMC 的 Super Power Rail。
最古老的技術是 Imec 的埋地電源軌，本質上是將電力傳輸網路放置在晶圓背面，然後使用奈米 TSV 將邏輯單元的電源軌連線到電源觸點。這可以實現一定的面積縮放，並且不會給生產增加太多複雜性。第二種實現是英特爾的 PowerVia，將電源連線到單元或電晶體觸點，這提供了更好的結果，但代價是複雜性。
最後，我們擁有臺積電的新型超級電源軌 BSPDN 技術，該技術將背面電源網路直接連線到每個電晶體的源極和漏極。據臺積電稱，就面積縮放而言，這是最有效的技術，但代價是它在生產方面是最複雜（且昂貴）的。
TSMC 選擇使用最複雜的 BSPDN 版本可能是我們看到它從 N2P 中刪除的部分原因，因為實施它最終會增加時間和成本。這使得 A16 成為臺積電在 2026/2027 年時間範圍內的首要效能節點，而 N2P 可以提供更平衡的效能和成本效率組合。
最後，與英特爾一樣，我們也看到臺積電從這一代技術開始採用新的工藝節點命名約定。名稱本身在很大程度上是任意的——這種情況在晶圓廠行業已經存在好幾年了——但由於當前的節點名稱已經是個位數（例如 N2），該行業需要將節點名稱重新校準為某種名稱。小於奈米。因此，我們已經到達了“埃時代”。但無論它到底叫什麼或者為什麼這麼叫，重要的一點是A16將是超越臺積電2nm級產品的下一代節點。
臺積電預計 A16 將於 2026 年下半年開始量產，因此基於該技術的首批產品很可能會在 2027 年上市。鑑於時間安排，該生產節點可能會與英特爾的 14A競爭；儘管兩年多後，目前還沒有人批次生產 BSPDN，但計劃和路線圖仍然有很多時間可以改變。
更便宜的N4C工藝
雖然臺積電的大部分注意力都集中在其領先的節點上，例如 N3E 和 N2，但未來幾年，大量晶片將繼續使用更成熟和經過驗證的工藝技術來製造。這就是為什麼臺積電繼續完善其現有節點，包括其當前一代 5 奈米級產品。為此，該公司在 2024 年北美技術研討會上推出了全新最佳化的 5 奈米級節點：N4C。
臺積電的 N4C 工藝屬於該公司的 5 奈米級晶圓廠節點系列，是該系列中最先進技術 N4P 的超集。為了進一步降低 5nm 製造成本，臺積電正在對 N4C 進行多項更改，包括重新架構其標準單元和 SRAM 單元、更改一些設計規則以及減少掩模層數量。由於這些改進，該公司預計 N4C 將實現更小的晶片尺寸並降低生產複雜性，從而使晶片成本降低高達 8.5%。此外，在與 N4P 相同的晶圓級缺陷密度率的情況下，N4C 由於芯片面積減小，可以提供更高的功能良率。
“因此，我們的 5nm 和 4nm [技術] 還沒有結束，”臺積電業務開發副總裁 Kevin Zhang表示。“從 N5 到 N4，我們實現了 4% 的光學微縮密度改進，並且我們繼續增強電晶體效能。現在我們將 N4C 引入我們的 4 nm 技術產品組合中。N4C 使我們的客戶能夠透過消除一些掩模並改進標準單元和 SRAM 等原始 IP 設計，以進一步降低總體產品級擁有成本。”
臺積電表示，N4C 可以使用與 N4P 相同的設計基礎設施，但目前尚不清楚 N5 和 N4P IP 是否可以重新用於基於 N4C 的晶片。同時，臺積電表示，它為晶片製造商提供了多種選擇，以在成本效益和設計工作之間找到適當的平衡，因此有興趣採用4奈米級工藝技術的公司很可能會採用N4C。
N4C 的開發正值臺積電的許多晶片設計客戶準備推出基於該公司最後一代 FinFET 工藝技術 3nm N3 系列的晶片。雖然 N3 有望成為一個成功的系列，但 N3B 的高成本一直是一個問題，而且這一代的特點是效能和電晶體密度回報不斷下降。因此，N4C 很可能成為臺積電的一個主要的、長期存在的節點，非常適合那些想要堅持使用更具成本效益的 FinFET 節點的客戶。
“這是一個非常顯著的增強，我們正在與客戶合作，基本上是為了從他們的 4 奈米投資中獲取更多價值，”張說。
臺積電預計將於明年某個時候開始量產 N4C 晶片。隨著臺積電生產 5 奈米級工藝已近五年，N4C 應該能夠在產量和良率方面取得進展。
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