Rapidus 宣佈就 2nm GAA BSPDN 背面供電工藝同 Cadence 展開合作

IT之家 12 月 13 日訊息，日本先進晶片製造商 Rapidus 當地時間 10 日宣佈同 EDA 龍頭、重要半導體 IP 企業 Cadence 楷登電子達成涵蓋 2nm GAA BSPDN 製程在內的廣泛合作。這也是 Rapidus 首次在公開渠道提及其背面供電工藝。

BSPDN 背面供電網路是先進製程領域即將問世的重大技術改進，其將晶片的供電結構從晶圓正面轉移至背面，簡化供電路徑的同時也降低了電力路徑對訊號傳輸的干擾，最終降低平臺整體電壓與功耗。

除 Rapidus 外的三大先進製程企業此前均已明確了首個 BSPDN 節點的規劃，其中將在 2025 年率先推出 Intel 18A、臺積電的 A16 落在 2026 下半年，三星電子的 SF2Z 將於 2027 年量產。

除在 2nm GAA BSPDN 製程上的合作外，Rapidus 還將同 Cadence 一道構建適配其工藝的 AI 驅動參考設計流程，並將 Cadence 包含 HBM4、PCIe 7.0、224G SerDes 在內的 IP 組合加入到 Rapidus 可為客戶提供的“選單選項”中。

Rapidus 執行長小池淳義表示：

我們與 Cadence 在 2nm BSPDN 技術方面的合作使我們站在了行業的前沿，標誌著半導體創新在效能和效率方面的重大飛躍。 透過結合我們的專業知識，我們很高興能為我們的共同客戶和行業制定新的技術標準並創造變革性的解決方案。

Cadence 總裁兼執行長 Anirudh Devgan 表示：

我們與 Rapidus 在 2nm GAA BSPDN 技術方面的廣泛合作利用了 Cadence 的 AI 驅動解決方案來解決實際問題和滿足客戶需求。 透過將 Cadence 先進的介面和儲存器 IP 技術以及參考流程同 Rapidus 的工藝技術結合在一起，我們正在為未來 AI 基礎設施的構建提供支援。

IT之家注意到，除上述與 Cadence 的合作外，Rapidus 同日還宣佈與 Synopsys 就 EDA 和 IP 庫方面合作簽署協議，雙方將攜手減少工藝、PDK 變更對 IP 庫的影響。