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從單片 SoC 到基於小晶片的設計的遷移為處於前沿的設計團隊帶來了一系列令人困惑的選擇和權衡，而且隨著第三方小晶片開始湧入市場，選擇的數量只會增加。
然而，這並沒有削弱人們對小晶片的興趣，出於多種原因，小晶片被認為對未來幾代半導體至關重要。其中包括：
人工智慧，無論是在資料中心、汽車還是手機中，都需要效能的大幅提升，使用更少的功耗來更快地處理大量資料；
用於附加功能的晶片面積正在增加，並且電線和SRAM的擴充套件速度不再足夠快以將它們安裝到單個晶片上，因此它們被分解成更小的晶片並組裝在先進的封裝中；
將複雜的晶片分解成更小的部件可以實現更多的定製，特別是對於特定領域的應用程式，並且在未來某個時候可能降低成本並加快上市時間 - 特別是如果即插即用的晶片市場變得可行。
Synopsys高效能運算 IP 解決方案產品管理副總裁 Mick Posner 表示：“我們預測，今年約 50% 的高效能運算將採用多晶片設計。這可能還比較保守。但 100% 的 AI 設計都是多晶片的。由於它們需要高頻寬和可擴充套件性，因此必須這樣設計。我們看到的另一個趨勢將再次改變一切，那就是 3D，這意味著邏輯到邏輯的堆疊。我們看到 2025 年將有更多的客戶進入原型階段，準備進行 3D 設計。他們還沒有投入生產，因為他們需要驗證諸如晶片之間的混合鍵合和矽通孔之類的技術。面對面鍵合會對他們的設計產生影響，也會對 IP 產生很大的影響。”
越來越多的 IP 被固化為晶片。大型系統公司目前約佔尖端設計的 45%，但在開發此類 IP 方面經驗有限。英特爾和 AMD 等處理器巨頭之前都是內部開發所有 IP，現在他們希望透過利用第三方晶片來降低成本並加快上市時間。這催生了一個全新的生態系統，這個生態系統專注於定製和半定製晶片，以及各種組裝和封裝選項、新型 PHY 以及散熱的新材料和策略。
隨著單片設計演變為小晶片設計，Siemens EDA 觀察到了許多變化。“在單片設計中，訊號完整性過去是由 PCB 方面的獨立團隊完成的，他們將這門技術做到了極致，”西門子 EDA 產品專家 Subramanian Lalgudi 說。“他們有一個關於如何簽署合規性的流程。如今，小晶片有不同的協議——USB PCIe、MIPI、SATA。流程很清晰。如果你是晶片設計師，設計收發器，或者你是像惠普這樣的電路板人員，或者是其他設計電路板的人，或者你是一家中繼器公司，試圖接收、放大併傳送訊號，那麼流程就很清晰了，標準也在不斷發展，以滿足傳送器所需的合規性。但中繼器需要符合什麼標準呢？接收器需要符合什麼標準，無論是序列標準還是並行標準？序列是點對點的。並行基本上是 DDR 應用，但 PCB 中的每位能量都相當高，因此他們可以容忍。它的表面面積更大。”
當晶片還是單片時，只有專有考慮。“沒有標準化，”Lalgudi 說。“當 chiplet 出現時，他們需要進行靜態時序分析，這是一項時鐘到時鐘的任務，以確保所有位都按時到達，然後才能鎖定並執行操作。有一個設定時間。他們有一個保持時間。這曾經被稱為靜態時序分析，但當他們引入 chiplet 時，這意味著 chiplet 人員或生產商可能與將它們整合在一起的人不同。英特爾和 AMD 已經展示了這一點。英特爾採用了 FPGA 設計，他們可以混合搭配東西。他們可以在一個技術節點上繼續使用處理器，也可以在較舊的技術節點上使用 chiplet。這是有益的，因為現在他們可以專注於他們真正擅長的領域。”
分割槽至關重要
設計團隊需要了解的第一件事是如何分割槽小晶片系統。Alphawave Semi公司 IP 產品營銷和管理副總裁 Letizia Giuliano解釋說：“首先要自然分解的是 I/O。這些型別的構建塊不會隨著工藝節點而擴充套件。將它們保留在較舊的工藝節點中，將計算能力保留在先進的技術節點中更容易。我們與客戶一起做的第一件事就是幫助他們分解系統。因此，我們討論 I/O 分解和記憶體分解。我們還討論計算，他們可以利用最新技術以及使用尖端技術節點的最新功率和效能優勢。”
如今，各家公司在 Chiplet 採用曲線上所處的位置差異很大。“我們看到兩類客戶，” Blue Cheetah產品工程副總裁 John Lupinski 表示。“一類客戶仍在學習 Chiplet 並試圖弄清楚，他們知道他們的產品最終必須基於 Chiplet。他們試圖瞭解互連封裝技術、它們能做什麼以及它們可以實現的頻寬。第二類客戶正試圖推出真正的解決方案，以便在會議上進行生產演示。他們知道每秒有數百兆位，他們正試圖將其從一個 Chiplet 轉移到另一個 Chiplet。”
目前，許多高知名度的晶片工作都集中於此，尤其是資料中心、工業和汽車應用。雖然 UCIe 和 Bunch of Wires 提供了一種連線裝置的標準方式，但這只是一個更大難題中的一個重要部分。使用這些標準化協議將資料傳入和傳出晶片，並將其路由到需要去的地方，為各種可能性開啟了大門，首先是透過物理層 (PHY) 移動資料。過去，PHY 主要是專有的，因為大多數晶片都是內部開發的（HBM 除外）。但隨著越來越多的第三方晶片被納入設計中，人們越來越關注如何提高資料速度並確保每個級別資料的完整性。
Eliyan執行長 Ramin Farjadrad 表示：“如果在兩端使用同一供應商的 PHY，則幾乎可以保證正常工作。這種互操作性之所以遲遲未能進入市場，一個重要原因是大公司讓客戶感到擔憂，除非在兩端使用相同的技術，否則無法保證其能夠順利或完美地工作。這些 PHY 與當今的 SerDes 並無不同。事實上，它們比 SerDes 更簡單，因為通道很簡單。它們沒有區別，而且可以輕鬆採用和構建互操作性。”
其他人也同意這一觀點。“客戶正在尋找的是最低功率配置下的最大頻寬，”Blue Cheetah 的 Lupinski 說道。“只有兩種方法可以做到這一點。其中之一是使用傳統架構，如 SerDes。一些 UCIe 供應商只是在提高時脈頻率。問題是你的每位元皮焦耳也在大幅增加。如果你嘗試採用其中一個宏來實現每秒 100 兆兆位，你的功耗將非常巨大。”
這是當今關注的一大領域。資料從晶片到晶片或從晶片到記憶體的移動速度對裝置的整體效能有很大影響，並且有多種方法可以解決這個問題。通常，時鐘方案是同步的，以便可以解析然後組合來自多執行緒應用程式的計算。任何時候的任何延遲都會增加延遲，從而縮短獲得結果的時間。或者簡單地說，系統的速度只取決於該鏈中最慢的元件。
但時鐘也可以是全域性非同步和區域性同步的，從而最大限度地減少這些延遲。Movellus 戰略營銷副總裁 Lee Vick 表示：“由於對帶有晶片介面的現代設計的限制，傳統技術的時序限制變得過於複雜和繁重。如果你有區域性時鐘，這通常會發生在 NoC 上，而 NoC 是大多數傳統架構的一部分。非同步方法的工作量要大一些，但與傳統時鐘設計技術相比，它給你的自由度使它值得。”
PHY 也可以定製以提高效能。Eliyan 首席戰略和業務官 Patrick Soheili 表示：“如果我想打造一款 NVIDIA Blackwell 2 晶片，我需要儘可能高的頻寬、儘可能低的功耗、儘可能大的每毫米邊緣頻寬和儘可能小的 PHY 面積。”這些對於 NVIDIA、Broadcom、Intel 和 AMD 等公司來說非常重要。所有這些晶片的執行速度都在每毫米每秒 5 到 20 兆兆位之間。如果沒有這些，那麼連線在一起的兩個 GPU 就不會像一個晶片一樣工作。你會在延遲、功耗和效能方面有所欠缺。”
資料和電源完整性
對映資料如何在所有這些異構元件之間移動並非易事，需要在設計週期的早期就考慮到這一點。
Arteris產品管理和營銷總監 Ashley Stevens 表示：“有兩種基本方法。這取決於你是否從上而下全面瞭解所有事物，還是從下而上審視設計，即先做某件事，然後將其與其他事物聯絡起來。自上而下的方法要簡單得多，因為你知道要討論什麼，也知道系統中所有內容是如何分割槽的。例如，你知道整個系統的記憶體對映。你知道那裡有什麼，而如果你有一個系統，你打算連線到任意的晶片、第三方或其他任何東西。那麼由於多種原因，它會變得更加複雜。其中之一就是驗證，因為當你採用自上而下的方法時，你可以一起驗證整個系統。但是如果你採用自下而上的方法，如果我們沒有系統的另一部分，那麼你就需要非常明確的介面，無論是硬體還是軟體。”
除了快速的資料移動之外，資料還需要保持完整，處理和移動資料的能力也同樣如此。
是德科技訊號完整性應用科學家兼高速數字應用產品經理 Chun-Ting “Tim” Wang Lee 表示：“在晶片中，由於所有晶片都是分開的，因此我們擁有許多不同的晶片到晶片連線，這意味著訊號完整性變得非常重要。當然，當你擁有不同的晶片時，電源也會位於不同的晶片上。你要如何將電源分配給所有其他晶片？這就是為什麼電源完整性也會成為晶片中的一個問題。而且，一旦你有電源完整性問題，就會有熱完整性問題。它會加劇問題。”
在最近的 Chiplet 峰會上，許多專家都表達了同樣的看法。Cadence 的 Voltus 產品管理組總監 Rajat Chaudhry 表示：“在較舊的 SoC 設計風格中，你知道你有一個可以開始設計的封裝，假設你將在設計的電源引腳上獲得一定的乾淨電源。現在你有多個 chiplet，你必須為整個系統設定早期模型，無論你使用哪種封裝風格。你必須為電源完整性而這樣做，但它也可以用於探索哪種方法更適合你的系統。什麼樣的技術或多晶片封裝風格可行，可以滿足你想要做的事情的約束？這是 chiplet 最大的變化之一。所以現在最重要的是儘早確保你是完全錯誤還是大致正確？你真的能讓這個系統從電源完整性的角度正常工作嗎？”
圖 2：使用不同材料的多晶片聚合和最佳化。
來源：Cadence
熱完整性又增加了另一個挑戰。熱應力會導致基板翹曲，基板越薄，越容易翹曲。這對於需要特殊處理的有機中介層來說尤其成問題，但它也會影響大型矽中介層。基板越薄，透過該基板的互連越短，互連可以是矽/基板通孔或微凸塊。較短的距離可提高整體效能並減少驅動訊號所需的功率，但翹曲會變得更加成問題。它可能導致通孔錯位，尤其是熱膨脹係數不同時，而這反過來會對效能、功率和訊號完整性產生負面影響。
橋接是另一種選擇，而且越來越多地將其與中介層混合使用。實際上，這些橋接和中介層被分割成更小的部分以最大限度地減少熱效應，但這種方法本身也帶來了一系列問題。
Synopsys 的 Posner 表示：“這不僅僅是一座橋樑。你可以擁有多座橋樑。它們仍然受到相同的壓力和應變，但由於它是一個橫截面，因此影響較小。但隨著整個封裝的整體尺寸增加，熱膨脹仍將發揮作用。如果你看看資料中心部署的一些架構，你就會明白為什麼橋接器適合。這些是緊密連結的計算叢集，實際計算是在其中擴充套件的。有非常緊密的基於中介層的連結，但外圍裝置可能會連線到 I/O 晶片，該晶片可能位於有機基板上。這適合這種橋接架構，混合和匹配非常密集的互連，然後是更寬、更低的每毫米頻寬互連。”
權衡因應用而異
並非所有晶片都是一樣的，也不是所有晶片在壓力下或不同的封裝配置下都會表現相同。
“我們看到，不同應用中使用的晶片的差異化越來越明顯，”弗勞恩霍夫 IIS自適應系統工程部高效電子負責人 Andy Heinig 表示。“在工業和汽車領域，晶片必須更加堅固。這意味著溫度迴圈、機械堅固性、振動測試。這與我們在資料中心看到的情況完全不同。在晶片發展的早期，似乎你可以對所有應用使用相同的整合技術、相同的 IP 和相同的東西。但事實並非如此。你需要針對不同應用提供非常具體的封裝解決方案和 IP。”
這也會影響小晶片的成本。“如果你看看汽車行業，每個封裝的成本可能只有 20 美元，”Heinig 說。“在資料中心，每個封裝的成本可能高達 2,000 美元。根據不同型別的封裝，成本範圍很大。我們需要不同價格類別的不同封裝型別。”
結論
小晶片提供了極大的設計自由，並有可能大幅提高效能和功率。事實上，人們普遍擔心可能沒有足夠的功率來執行正在規劃的所有 AI 資料中心。
西門子 EDA執行長 Mike Ellow 指出：“就為所有電子裝置供電所需的電力而言，我們正處於一個發展軌跡上，因此，我們的最佳利益就是儘量減少這一發展軌跡。全球所需的資料中心數量將會增加。但在現有資料中心的電力佔用空間中，您能否將容量增加三倍、四倍或五倍，並回收與之相關的資源？這是一個有趣的問題？”
這也需要更多地關注實際工作量、經濟性和物理定律，所有這些都可能阻礙架構師推動這種方法的發展。先進晶片設計的未來無疑是異構的，但它也非常複雜。適應這種方法並找出什麼可以最好地實現自動化以及如何實現自動化需要時間。有很多旋鈕需要轉動，目前仍有很多問題，比如什麼在哪裡最有效以及為什麼。
https://semiengineering.com/chip-architectures-becoming-much-more-complex-with-chiplets/
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