如果您希望可以時常見面，歡迎標星收藏哦~
半導體行業並非一夜之間就能取得突破。它建立在巨大的飛躍進步之上，年復一年地不斷進步，其速度可能比歷史上任何其他行業都要快。國際電子裝置製造會議 IEDM 是晶片製造商展示這一進步的關鍵場所之一。論文主題包括商業相關的、最終可能相關的，以及可能不會相關的但無論如何都是有趣的技術。
對於邏輯：臺積電的 N2 工藝、包括和其他公司的 2D 材料、CFET 的進步，以及英特爾將矽溝道擴充套件到超出人們想象的可能範圍。專家小組表示，儘管會議取得了令人矚目的進展，但這還不足以跟上人工智慧的步伐。
對於記憶體：一個重點是記憶體計算，這是解決人工智慧記憶體牆的潛在長期解決方案。Meta 展示了一種獨特的 3D 堆疊記憶體實現。先進封裝引起了廣泛關注。這是有道理的，因為封裝現在是推動計算擴充套件的關鍵途徑——我們將討論的新 EMIB-T 2.5D 技術和臺積電的下一代 SoIC 3D 混合鍵合產品。
我們還將詳細介紹今年未出席的一些著名公司和技術以及原因。
臺積電 N2
臺積電是先進邏輯領域的領頭羊。他們的一個關鍵優勢是卓越的工藝技術。他們的第一個 GAA 工藝節點 N2 看起來將延續這一趨勢。由於佔據了最佳展示時段，在主題演講後最大的大廳裡，他們大多對該節點進行了勝利式的介紹，但也透露了一些有趣的細節。
對於電晶體，效能宣告與之前的報道一致——15% 的速度或 30% 的功率和 >1.15 倍的密度縮放。有六個閾值電壓級別（V t是將電晶體“導通”所需的電壓），值得注意的是，對於全柵電晶體 (GAAFET) 來說，V t調整比 finFET 更困難。閾值電壓選項選單可幫助晶片設計人員最佳化效能和功率：邏輯核心可能使用低 V t電晶體來實現高速，而 I/O 等外圍功能則受益於更高的 V t以最大限度地降低功耗（通常，低 V t意味著電晶體可以更快地切換，但也有更大的電流洩漏，即高效能但高功率。高 V t則相反）。
為了實現不同的閾值電壓，必須以精細的控制方式沉積介電材料，使其厚度不同，此外，還有一個挑戰，即柵極溝道的底部沒有直接的視線。這是 GAA 與 finFET 工藝中原子層沉積 (ALD) 使用增加的關鍵驅動因素之一。
在現代邏輯的擴充套件中，互連與電晶體本身同樣重要，而臺積電在這方面表現出了真正的進步。柵極觸點（Gate contacts）現在是無障礙鎢（barrier-less tungsten），幾乎肯定使用 AMAT Endura 叢集，該叢集具有預清潔、PVD W 襯墊（liner）和 CVD W 填充室（fill chambers ），所有這些都在連續真空中進行。雖然 AMAT 在 IEDM 2023 上的演示聲稱電阻率降低了 40%，但臺積電在實踐中顯示 RC（電阻和電容）降低了 55%。這直接轉化為效能提升：在環形振盪器測試車輛中提升了 6% 以上。
最後，我們來看一下金屬層中 RC（電阻和電容）的減少情況。在單次圖案化 ArFi 層中，“workhorse”金屬和通孔的 RC 分別減少了 19% 和 25%。我們懷疑更好的介電材料是驅動因素。更令人印象深刻的是，最佳化的 M1（金屬層 1，第二低，因此非常密集）圖案化方案節省了多個 EUV 掩模，並將該層的電容降低了 50%！細節是個謎——以下是所有偵探的完整引述：
採用新穎的 1P1E EUV 圖案最佳化的 M1 可使標準單元電容減少近 10%，並節省多個 EUV 掩模。
我們之前說過，過去十年是光刻的十年，而即將到來的十年是材料的十年。N2 的細節證明了這一點：材料創新推動了效能提升，而關鍵層的 EUV 掩模則減少了。
值得注意的是，英特爾、三星和 Rapidus 沒有展示其競爭性“2nm”GAA 節點，除了Rapidus 發表了一篇關於閾值電壓調整的論文外，這可能表明他們在這些工藝節點方面缺乏成熟度。
CFET
現在，GAA 已接近大批次生產，CFET 將成為新的“下一個大事件”。但要點是，與傳統的並排(side-by-side)配置相比，將 PMOS 和 NMOS 電晶體堆疊在一起可實現約 1.5 倍的縮放。
整合是關鍵挑戰。前端線路（電晶體）堆疊高度加倍，必須在不破壞下方電晶體的情況下構建第二個電晶體，並且即使沒有訊號，也需要直接背面接觸來提供電源。
IMEC 展示了一個概念性的 4T CFET 單元，該單元透過共享軌道將頂部和底部電晶體與背面電源輸送網路 (BSPDN) 連線起來。
本文的重點是降低源極/漏極接觸的工藝複雜性。構建低電阻接觸是提高效能的關鍵，但考慮到連線 CFET 中底部和頂部器件所需的高縱橫比，構建低電阻接觸非常困難。IMEC 的解決方案是共享的“中間佈線牆”(Middle Routing Wall)，它位於每個 N+PMOS 堆疊的一側，根據需要連線到源極和漏極。這樣的“牆”或軌道比通孔更易於構建，因此可以實現更好的質量、效能等。這還有待證實，因為本文僅模擬了整合流程。下一步可能是真正構建這些裝置。
三星和 IBM 展示了一種新穎的“階梯式”(stepped)方法，在底部 NFET 中使用 2 個寬溝道，在頂部 PFET 中使用 3 個較窄的溝道。這允許在形成接觸時直接看到底部溝道，這意味著更容易實現高質量，從而獲得更好的效能。
但這可能要付出擴充套件代價。該論文認為階梯式設計並不比背面接觸 + 通孔連線底部 FET 和訊號更差。這可能是真的，但不是正確的基準。共享電源牆（如 IMEC 的方法）或背面的本地訊號佈線是更好的比較物件，而階梯式設計及其更寬的溝道在擴充套件方面比這兩者都更差。
臺積電再次成為行業佼佼者。他們展示了一個可以工作的 CFET 反相器（inverter），這意味著底部 pFET 和頂部 nFET 連線在一起形成一個基本邏輯閘。這是在工業化工藝整合路線圖上領先其他公司一大步。最重要的是，他們有一種在頂部和底部 FET 之間形成區域性互連的工作方法。這是 imec 在模擬中解決的問題，但臺積電已經在真正的矽片上解決了這個問題。雖然可能是精心挑選的，但電晶體效能已經非常好了——表明區域性互連和接觸質量很好。高縱橫比和嚴格的對準要求將是實現大批次生產的主要挑戰。
今年，英特爾沒有展示任何 CFET 相關的工作，但是前幾年他們是有相關進展的，可能只是選擇今年不展示。
儲存
記憶體領域最熱門的話題顯然是 HBM。不幸的是，目前它的商業相關性太高，所以沒有一家公司會在會議論文中提供詳細資訊。IEDM 的重點是記憶體計算。
這是解決記憶體瓶頸的一大類潛在解決方案。目標是減少資料移動開銷，而這正是當前架構中浪費的大部分能源和時間的原因。雖然減少要移動的資料量（降低精度、改進演算法等）或增加記憶體頻寬 (HBM) 可以有所幫助，但理想的解決方案可能是將計算儘可能靠近記憶體 - 記憶體計算。
SK Hynix 展示了一種被他們稱為 AiM（即“記憶體加速器”Accelerator in Memory）的架構。他們構建了一個演示器，將 GDDR6 與每個儲存體相鄰的處理單元結合在一起。
結果是每 GB 的記憶體頻寬比 HBM 高兩個數量級：
由於大多數現代 AI 用例都受記憶體限制，因此這將帶來顯著的效能提升。使用記憶體加速器 (AiM) 裝置存在重大障礙，主要是缺乏靈活性。殺手級應用可能是用於 AR/VR 的裝置 AI。手部跟蹤等延遲敏感任務必須在裝置上完成。
Meta的三維堆疊記憶體
Meta 展示了在計算機上使用 3D 封裝的 SRAM 或 DRAM（這實際上是近記憶體計算）的結果，以及用於 VR 應用的理論記憶體計算加速器。
3D 堆疊 SRAM 消除了對片外（off-chip ）記憶體訪問的需求，可將延遲和能耗降低 40%。最佳化的 SRAM + DRAM 組合效果更佳。擬議的 CIM 設計採用邏輯 + 記憶體宏陣列，可實現現有加速器的兩倍能效。
雖然理論和測試的結果看起來很棒，但商業化仍面臨一些障礙。首先，大多數 CIM 架構的可靠性和準確性比當前的計算 + 記憶體正規化更差。例如，使用 DRAM 單元和外圍裝置執行簡單邏輯運算的方案具有較高的錯誤率。DRAM（或許多其他記憶體型別）和邏輯的製造從根本上是不同的，並且不相容。考慮 DRAM 退火的熱預算：它可能是 600°C 和數小時，遠遠超出了先進邏輯裝置可以承受的範圍。
第二是成本。即使是 Meta 所展示的混合繫結的近記憶體計算也具有挑戰性。目前市場上唯一使用記憶體與邏輯混合繫結的主要產品 AMD 的 X3D CPU 並不是最大的產量或利潤。使用 DRAM 組進行計算的方法需要更復雜的記憶體控制器。而共同製造方案很複雜——可能需要記憶體和邏輯專用工具。儘管如此，人工智慧加速器的需求證明比傳統計算更昂貴的解決方案是合理的。CIM 將繼續看到對可行產品的更多努力。
先進封裝
即使是在一個可能專注於裝置的會議（國際電子裝置會議）上，先進封裝也備受關注。這是有道理的，因為它確實是計算擴充套件的新前沿。
英特爾 EMIB-T
英特爾非正式地宣佈了其 EMIB（嵌入式多晶片互連橋）2.5D 封裝技術的新變體 EMIB-T。T 表示新增了 TSV（矽通孔）。EMIB 是英特爾對使用矽中介層封裝的稱呼：嵌入有機基板的無源晶片。矽中介層中的互連密度可以達到傳統基板的兩倍（或更多），這意味著整體封裝效能可以更高。
原始 EMIB 技術聲稱具有成本優勢，特別是因為它不使用製造成本相對較高的 TSV。這意味著一些訊號和電源必須繞過中介層。TSV 應該能夠靈活地透過中介層路由任何或所有訊號和電源。而且隨著 TSV 的成熟，製造成本也變得更低。英特爾的 EMIB-T 目標市場是複雜的異構封裝，這些封裝同時使用 2.5D/EMIB 和 3D/Foveros，以提供超出光罩極限尺寸的廣泛互連密度。HPC 是這裡最重要的應用。
臺積電 SoIC
臺積電更新了其 SoIC 3D 封裝技術。雖然從技術上講，他們在混合鍵合方面並不是行業領導者（索尼的 CMOS 影象感測器的鍵合間距小於 4 µm，很快會小於 1 µm），但他們在先進邏輯方面處於領先地位。新一代 TSV 互連間距似乎小於 15 µm。相比之下，英特爾的 Foveros 間距約為 25 µm。由於密度和效能與互連間距的平方成正比，因此與上一代 SoIC 相比，差距非常明顯：
Nvidia 系統 GPU 協同最佳化
Nvidia 就 GPU 的系統協同最佳化發表了精彩演講。儘管該行業受指數“定律”驅動——模型縮放、電晶體密度/成本、計算能量等——但作者指出了另一個在很大程度上被忽視的定律：缺陷密度。
顯然，缺陷必須以與電晶體和互連相當的速度擴充套件，否則產量實際上將降至零。但在上下文中，這意味著缺陷率低於每萬億個通孔或觸點中的一個！
這是整個供應鏈卓越表現的結果——晶片製造商最佳化了工藝和工廠運營，工具供應商在提高工具效能的同時降低了缺陷率，材料供應商測量和控制汙染度達到萬億分之一甚至更低，等等。細節是嚴格保密的，但結果值得讚賞。
美光的 NVDRAM 是另一個引人注目的缺席。去年的論文引起了轟動，其效能與 DRAM 類似，但非易失性保留優於典型的 NAND。成本和可擴充套件性是潛在的問題，這可能已經證實了……該技術尚未產品化，今年也沒有在 IEDM 上展示。
2D 材料
2D 材料有望取代矽電晶體溝道。回想一下，溝道在電晶體的源極和漏極之間傳導電流，傳導由接觸或環繞溝道的柵極控制。在矽中，溝道長度（通常稱為柵極長度或 LG）低於 ~10nm 被認為是不切實際的，因為漏電流太高 - 電晶體效率低下且難以關閉。
由 2D 材料構成的溝道更易於控制，並且不易受到導致 Si 中洩漏的機制的影響。由於尖端器件的柵極長度已經達到 10-20nm，2D 材料在 2030 年代的許多路線圖中佔有一席之地。
它們還遠未達到商業化水平。英特爾的一篇論文將主要挑戰概括為三類：
材料生長
摻雜和接觸形成
環繞柵極 (GAA) 堆疊/高 K 金屬柵極
摻雜和接觸形成包括摻雜，以形成電晶體有源源極和漏極區域，以及接觸以形成與上方金屬互連層的低電阻連線。GAA 堆疊需要在 2D 溝道周圍沉積多層材料，以形成控制電晶體的柵極。在去年對 2D 溝道材料進行整合之後（N 型器件為MoS 2 ，P 型器件為 WSe 2），摻雜、接觸和柵極形成方面取得了進展：
臺積電展示了用於 P 型器件的觸點。這填補了一個缺失的部分，因為之前已經展示了用於 N 型電晶體的觸點，但沒有展示用於 P 型電晶體的觸點。觸點是從金屬互連（佈線）層到電晶體源極、漏極或柵極的電連線。觸點效能的一個關鍵部分是電阻，尤其是在數十奈米的現代器件尺寸中。挑戰在於源極和漏極由半導體材料製成 - 傳統上是矽或這裡的 2D 材料（在本例中為 WSe 2） - 具有高電阻。將互連金屬直接沉積在源極或漏極上方將在介面處形成高電阻肖特基勢壘。金屬與矽的粘附性通常也很差。
Si 的常見解決方案是矽化，這是一種沉積 + 退火工藝，可在 Si 源極或漏極區域頂部形成高導電性矽化物（例如 NiSi）。然後可以在矽化物上構建金屬互連，以完成從有源源極/漏極到電路佈線的低電阻連線。
由於不含 Si，因此無法對 2D 材料進行矽化。首選的解決方案是退化摻雜：將特定雜質引入 2D 材料結構，使其從半導體變為導體。實際上，很難對 WSe 2進行摻雜：晶格很容易被破壞，並且在整個過程中實現均勻的摻雜劑分佈具有挑戰性。但該論文的作者做到了。接觸是現代邏輯過程面臨的最困難的挑戰之一，為 2D 材料找到可行的前進道路是一大進步。
柵極氧化物是商業化 2D 材料的另一個關鍵挑戰。
正如臺積電 N2 論文所述，柵極氧化物的質量決定了電晶體的控制能力。如果你不能很好地控制電晶體，你就沒有可行的邏輯流程。英特爾展示了高質量柵極氧化物的形成，從而產生了控制良好的電晶體。DIBL 和亞閾值擺幅很低（分別意味著低洩漏和從關斷到導通的急劇轉變），最大漏極電流很高——所有這些都表明靜電控制良好。這裡的主要創新似乎是工藝最佳化，特別是對於預清潔和氧化物沉積工藝。
儘管在摻雜、接觸和柵極形成方面取得了進展，但 2D 材料生長方面仍缺乏進展。我們在去年的綜述中寫道：“生長是 2D材料的根本問題。”大多數現有研究都使用轉移——材料在藍寶石基板上生長，然後機械轉移到矽晶片上。但這是一種實驗室技術，無法大規模生產。在 12 英寸矽晶片上直接生長是最有可能實現商業化的途徑。
這方面的最新進展似乎停滯不前。三星使用 8 英寸測試平臺展示了晶圓上的生長。但材料無法很好地粘附在晶圓上。解決方案是在每個晶體的邊緣製造“夾子”，以便在後續工藝步驟中將其固定住。展示了功能電晶體，儘管採用的是頂部和底部柵極而不是 GAA 結構。但該工藝無法擴充套件。測試裝置的溝道長度為 500nm – 大了兩個數量級。如果每個溝道都需要夾子，則佔用的空間會抵消縮短溝道帶來的任何擴充套件優勢。真正的需求是在整個晶圓上生長高質量材料，而無需輔助結構。
臺積電展示了一款完整的 2D FET 反相器——N 型和 P 型電晶體連線在一起形成一個基本邏輯塊。這似乎是一項整合探索研究，因為器件本身是平面的，而不是環繞柵極的，而且比所需的尺寸大一個或兩個數量級，進而發現了一些有趣的結果。
首先，嘗試使用 WSe 2製作 N 型和 P 型電晶體的同質器件。大多數研究採用異質方法，NMOS 使用 MoS 2溝道。兩種電晶體使用同一種材料將帶來巨大的成本優勢，因為可以節省大量昂貴的工藝步驟，但臺積電發現 WSe 2 NFET 的效能非常差，與 PFET 不匹配。
其次，使用標準溼法處理會影響現有的 PFET。在 PFET 有源區域上進行的圖案化步驟使用了典型的溼法化學——光刻膠、蝕刻等。通常，這不會對底層裝置效能造成影響。這是一個標準且易於理解的過程。令人驚訝的是，在這種情況下，它導致閾值電壓（開啟電晶體所需的電壓）發生顯著變化。這是不直觀的，表明隨著研究朝著更復雜的 2D 材料整合方向發展，可能會出現更多驚喜。
要實現大批次生產還有很長的路要走。目前最先進的技術幾乎無法在相當短的溝道長度下生產出一個好的電晶體。這必須擴大到每片晶圓至少數十億個電晶體，然後每年擴大到 100,000 片晶圓或更多。這至少是 15 個數量級！
英特爾6nm門長(Gate Length）
對於 2D 材料來說，更糟糕的是，理論上矽的最小柵極長度為 10nm 的說法已被證明是錯誤的。英特爾展示了柵極長度僅為 6nm 的單帶 GAA 電晶體。
10nm 以下有許多被認為是阻礙的挑戰，其中最有趣的是量子隧穿（quantum tunneling）。在如此極端的規模下，電子或空穴“隧穿”電晶體柵極所呈現的能量屏障的機率不為零。儘管沒有足夠的能量來克服屏障，但它們還是會穿過它——結果是電荷透過電晶體洩漏。用漏電電晶體制造的晶片效率低下且容易出錯。
英特爾的結果證明這種量子隧穿效應是可以減輕的。該裝置的效能雖然不完美，但已經非常好了，並且很可能可以得到足夠的改進以實現大批次商業化。亞閾值擺幅（測量電晶體對柵極電壓變化的響應程度，即電晶體開啟和關閉的難易程度）已經接近理論室溫下最低值 60 mV/V。DIBL（漏極感應屏障洩漏，這種影響會隨著溝道變短而惡化）大約是臺積電 N2 工藝的兩倍。它需要改進，但對於研發來說是一個好結果。
這一結果很可能使二維材料在路線圖上的位置更加靠後。除非別無選擇，否則晶片製造商不會冒險採用一種新的複雜技術。
專家小組總結：需要突破
計算裝置的持續進步無疑是令人驚歎的，但這還不夠。如果沒有底層裝置技術的進步，計算需求和為其提供動力的能源的指數增長是不可持續的。
斯坦福大學的 Tom Lee 教授繪製了以目前的增長率計算的 150 年內的能源需求。這需要很大的推斷空間，但它證明必須做出改變。按照目前的增長率，2050 年的人工智慧計算能量將需要從太陽到地球的每個光子。100 年後，我們將需要捕獲太陽發射的每一個光子，僅此而已。IEDM 專家組建議，我們需要在半導體器件方面取得突破，而不是建造戴森球。
晚會最後，大家號召大家行動起來。裝置方面的常規進步已經不夠了。李教授表示，在所有“人工智慧指數”中，能源將成為制約因素。而且“我們無法用直線型的劍和棍棒打敗指數型的敵人。”
https://semianalysis.com/2025/02/05/iedm2024/
半導體精品公眾號推薦
專注半導體領域更多原創內容
關注全球半導體產業動向與趨勢
*免責宣告：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅為了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支援，如果有任何異議，歡迎聯絡半導體行業觀察。
今天是《半導體行業觀察》為您分享的第4028期內容，歡迎關注。
『半導體第一垂直媒體』
實時 專業 原創 深度
公眾號ID：icbank
喜歡我們的內容就點“在看”分享給小夥伴哦
